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Zen2平台Hynix CJR颗粒超频研究
Hynix CJR颗粒（H5AN8G8NCJR，C Die）是SK Hynix去年开始量产的1x nm内存颗粒，今年开始大规模铺货，许多模组厂频率3000C15/3200C16/3600C17/19的中端产品都用这个颗粒。CJR颗粒特性是放宽TRCD到20-21以上，频率就很 ...
AMD平台超频内存的注意事项（一）
下面重点说AMD平台。我们使用的是Ryzen 9 3900X处理器和技嘉X570 AORUS PRO WIFI主板，官方标注最大可以支持到DDR4-4400的内存频率。首先还是重复下Zen 2多Die设计架构对内存的影响。 Zen 2 Matisse CPU的GMI2、Infinity Fabric（IF）总线，看下图。
A．IF总线和内存频率同步时，GMI2总线频率和IF联动，此时内存延迟比较小； B．IF总线和内存频率异步时，GMI2总线频率强制设定为内存频率/2，即便IF频率高于内存频率。 例如，在内存跑在DDR4-3200 16-18-18时：IF频率1867MHz，内存延迟80ns，此时GMI2频率可能只有800MHz；IF频率1600MHz，内存延迟73.5ns，此时GMI2频率和IF一样1600MHz。 （并且技嘉X570 AORUS PRO主板BIOS里，清CMOS不会重置AGESA里的设置值，所以IF频率可能要你手动改回Auto，其他主板是不是这样不清楚） HyperX Fury DDR4-3200 16-18-18内存在XMP模式下的效能：
1933MHz=5%的极品能上 1900MHz=30%体质好的能上，而且跟核心体质无关 1867MHz=60%，大部分都能上 1833MHz=90%，极少数不能上 1800MHz=98%，算是保底了 1800MHz以下的渣渣=2%，算你脸黑，不知道买3600的内存开XMP点不亮能RMA不？ 并且加任何电压基本都不管用。 这就直接决定了你这颗CPU能达到的最大甜点内存频率，得到开头我们说的锐龙三代甜点内存频率是3600-3800MHz的结论。 另外，关于IF总线的CLDO_VDDG电压，可能在内存频率超过4500以后加一下会管用，目前我是没有碰到需要加的情况。同时，这个电压和SOC电压、VDDG电压都有联动关系，加CLDO_VDDG电压也要跟着加VDDG电压，VDDG电压必须要高于CLDO_VDDG电压。 |
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最新评论
- 引用 royalk
忘世 发表于 2019-9-9 17:55
现在更新到CJR，之前用的是什么颗粒？
AFR吧
- 引用 royalk
taitan001 发表于 2019-9-9 23:04
我看老外好几个性能测试都有出现4G*4>8G*2的情况，这个是在T走线才会出现的情况吗 ...
single rank的问题
- 引用 royalk
羽落风尘 发表于 2019-9-9 22:18
之前买的3200 C18是镁光E
能的
- 引用 aaaaaa889
- R大，打扰啦。最近换了8g单条的ddr4内存，发现同样频率和小参下面，8g双通道速度比4g双通道要快不少，其他配置和平台完全一样。难道内存和固态一样，有颗粒密度或者通道数的区别？或者我的主板默认参数是对8g有优化？内存条都是bdie，4g和8g单面条子。
- 引用 royalk
SSD考察团 发表于 2019-9-10 14:56
之前的是镁光E，JEDEC就有3200参数，XMP 1.2v
新的马甲也变了吧
变了，之前那个有SPD开机直接是3200，早期AFR，后面换micron
- 引用 royalk
aaaaaa889 发表于 2019-9-10 14:54
R大，打扰啦。最近换了8g单条的ddr4内存，发现同样频率和小参下面，8g双通道速度比4g双通道要快不少，其他 ...
4G的B die，只有4个Bank？
- 引用 aaaaaa889
- 本帖最后由 aaaaaa889 于 2019-9-10 21:13 编辑
royalk 发表于 2019-9-10 15:10
4G的B die，只有4个Bank？
应该是的，4 banks是指单面四颗粒吗？
- 引用 royalk
aaaaaa889 发表于 2019-9-10 17:55
应该是的，4 banks是指单面四颗粒吗？
是的，这种16bit 4bank的颗粒性能肯定是低的
- 引用 aaaaaa889
- 本帖最后由 aaaaaa889 于 2019-9-11 14:39 编辑
royalk 发表于 2019-9-11 10:05
是的，这种16bit 4bank的颗粒性能肯定是低的
哦哦，我去搜了一下颗粒的datasheet，不知道是不是bank group 4 和 2 的数量差距造成的性能差距？这个好像是ddr4的新特性？
搜到一段博客：越多越好，加速读写能力家用电脑的内存控制器已经进入双通道内存控制器多年，加速原理为增加位宽，达到同时读写更多资料的能力。
另一种增加频宽的方法就是减少延迟，利用多个chip或是bank达成。一般的内存读取延迟为 命令下达 + 内存读取延迟 + 输出内容，如果命令下达延迟为2ns，内存读取延迟为10ns，输出内容延迟为2ns，那么读取两笔资料的延迟就是 (2+10+2) × 2 = 28ns。
如果能够将资料拆分到2颗内存颗粒上，那么这两笔读取延迟将降低至2+2+10+2=16ns，因为不需要等到前面一笔资料的读取完成才发出下一笔的读取命令，在第一笔资料进入内存读取时就可发出。这种概念也可应用到目前的SSD上，较多的ce分装的快速记忆芯片，通常都比较少ce封装的芯片来得快。
由时序图可以知道，下凡此种尽量拆分内存空间的作法，可以大幅减少延迟。
- 引用 royalk
aaaaaa889 发表于 2019-9-11 14:32
哦哦，我去搜了一下颗粒的datasheet，不知道是不是bank group 4 和 2 的数量差距造成的性能差距？这个好像 ...
我觉得两者皆有原因，但是bankgroup的影响在台式机上没有办法比对。DDR3的时候16bit颗粒4个物理bank性能也是会低一些的，从笔记本内存也看得出。就好像1Rx8总是比2Rx8要慢一点同样道理。
- 引用 547737657
- R大，在此阐述，CJR不“吃压”仅表像
CJR需更高的电压方可收紧CL
假设3866C15>>C14: B die +0.05v, C9BJZ +0.1v, CJR +0.15v
而常规用户的电压范围普遍在1.4~1.5v，不“吃压”在1.35~1.45v
0.05v可能决定一个CL，乃至几个小参的差异。如 tRFC在1.35~1.4时比1.5~1.55v更高
最近已知的几款DDR4颗粒，可长期运行于标准DDR3的电压下：
即将正式铺开的DJR 1.5~1.55v，上限预计1.65附近
美光E die 1.5v，上限同DJR。分大S，美光的D9VPP，英睿达的C9BJZ
- 引用 royalk
547737657 发表于 2019-9-28 22:55
R大，在此阐述，CJR不“吃压”仅表像
我没说CJR不吃压。。CL值给电压就能上，4000C16在1.5v左右日常还是可以用的。
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