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吹起反击的号角!锐龙9 7900X与锐龙7 7700X处理器评测
2022-9-26 21:33| 发布者: 橙黄鼠标| 查看: 22078| 评论: 10|原作者: 橙黄鼠标
摘要: 前言 8月30日,AMD正式发布Zen 4架构的锐龙7000系列处理器以及与其配套的X670E、X670、B650E与B650芯片组。新一代锐龙7000处理器有几个亮点值得我们关注。 1. 处理器核心部分采用最新的台积电5纳米工艺制造,SOC- ...
前言
前言
8月30日,AMD正式发布Zen 4架构的锐龙7000系列处理器以及与其配套的X670E、X670、B650E与B650芯片组。新一代锐龙7000处理器有几个亮点值得我们关注。
1.        处理器核心部分采用最新的台积电5纳米工艺制造,SOC-IOD也从12nm升级至6nm。这让锐龙7000处理器的核心频率和内存控制器频率有了大幅度提升。
2.        处理器采用全新的AM5接口、LGA1718设计,插槽最大供电能力230W。从2016年使用至今,服役五年的AM4接口终于功成身退了,AMD同时还承诺AM5接口会至少使用到2025年。
3.        处理器支持最新的PCIe 5.0接口和DDR5内存以及EXPO内存超频技术,最高频率可支持至DDR5-6400MHz,内存延迟最低可降至63ns。
4.        AMD表示Zen 4架构的IPC性能相较上代提升13%,单核性能提升了29%。以锐龙9 7950X为例,最大加速频率可达5.7GHz,与上代5950X对比,游戏性能最高可提升35%,生产力性能最高可提升48%。

Zen 4架构的13% IPC提升大部分来源于全新的前端架构,其次是加载储存单元以及分支预测单元和执行单元,还有就是L2缓存容量翻倍。


这是Zen 4架构的概览图。和Zen 3的架构概览图对比,Zen 4架构的主要改进在于分支预测和存取单元的改良以及操作缓存、指令回退队列以及执行单元寄存器条目的优化,以上几点占据了Zen 4架构13%IPC提升的重要比例。除此之外,Zen 4架构的L2(二级缓存)也由上一代的每核心512KB翻倍至每核心1MB。以锐龙9 7950X为例,L2+L3缓存为16MB+64MB,而上代的5950X只有8MB+64MB。


先来看看前端部分,分支预测器结构和上代相同,但细节上有所改良,继续提高分支预测的指令流水线效率。分支预测器有两条分派通道,一条是之前使用过的指令通道,直接进入微操缓存,微操缓存页目由原来的4K条目增加到6.75K条目,容量提升了68%,每个时钟周期9个微操指令,相较上代增加一个操作;一条是未使用过的指令,进入32KB的一级指令缓存,经过解码后下发到微操队列。L1 BTB(一级缓存分支目标缓冲区)也由原来的1024个条目指令,增加到1536个条目指令;L2 BTB同样有所增加,从原来的6.5K提升到7K条目指令。


指令分派完毕后就来到了执行单元部分,下发的微操队列会经过INT/FP Rename(重命名寄存器)和Reorder Buffer(ROB重排序缓冲区)进行指令流水线的重排序和重命名,Reorder Buffer(ROB重排序缓冲区)从原来的256个条目指令增加到320个条目指令,排序好的指令进入调度器然后进入通用寄存器,寄存器可接受的指令数同样有所提升,整数单元寄存器由原来的192个条目增加到224个条目,浮点单元寄存器由原来的160个条目数增加到192个条目数,最后进入执行单元进行运算。


运算完毕后,指令会进入存取队列,存取队列可容纳的条目数也提高了22%,然后进入8路关联的32KB D-Cache进行分流,有用的地址和指令进入1MB的L2缓存,没用的回退到上一级的执行单元寄存器。用于储存虚拟地址/物理地址转换和寻址的D-TLB页目数也提高了50%,从原来的2K提升到3K。更大的存取队列和更大的D-TLB页目数一定程度上降低了缓存Miss的概率。


Zen 4架构一系列改良包括翻倍L2缓存容量、提高各流水线缓冲区、寄存器页目数就是为了降低处理器缓存各层级的Miss概率。


Zen 4架构还新增了AVX-512指令的支持,但Zen 4架构的AVX-512指令集,并非完整的512位SIMD单元,而是2 x 256 位SIMD单元在两个时钟周期执行运算,这样的好处是能节省额外的晶体管同时功耗及发热量不会暴增,但同时也失去了512位SMID单元的翻倍吞吐量优势。Zen 4具体支持AVX-512中的什么指令集不用过多关注,只需要关注其中的AVX512_VNNI和AVX512_BF16指令集,前者是向量神经网络的乘积运算指令,可以大幅度提高INT8的乘积运算。后者是神经网络低精度高吞吐量的浮点运算格式。换句话说,Zen 4架构的AVX512指令集支持,是为了深度学习而生的。


锐龙7000系列处理器还首次内置了RDNA 2架构的核显,这也是AMD首次在锐龙系列处理器中采用核显设计。 值得一提的是,锐龙7000的核显并非集成在处理器核心中,而经过IF总线集成在SOC-IODie中。


锐龙7000的核显采用2组RDNA 2 CUs单元设计,128个流处理器,支持H264、H265编码/解码器,可直出HDMI 2.1以及DP 2.0视频信号。



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最新评论

引用 liweikls 2022-9-27 09:35
终于在PC上看到了。昨天在手机公众号看了一会,差点疯了
引用 橙黄鼠标 2022-9-27 11:37
liweikls 发表于 2022-9-27 09:35
终于在PC上看到了。昨天在手机公众号看了一会,差点疯了


因为太长吗
引用 liweikls 2022-9-27 12:02

那倒不是,一个是我不喜欢用手机看东西,另外一个图片手机看的太小,点开看有点糊,而且放大以后来回搓的麻烦
引用 pphiuyt 2022-9-27 12:51
每核心的二级缓存从原来的512KB提升至每核心16MB

32倍? 不是吧  2倍吧!
引用 xdd6622 2022-9-27 13:10
为了对抗Intel性能,基础频率直接往上拔高了1GHz左右,非常生猛,不管功耗大增了,反正是台式机。
引用 橙黄鼠标 2022-9-27 14:49
pphiuyt 发表于 2022-9-27 12:51
每核心的二级缓存从原来的512KB提升至每核心16MB

32倍? 不是吧  2倍吧!

已修正,这里应该是1MB
引用 pphiuyt 2022-9-27 19:19
本帖最后由 pphiuyt 于 2022-9-27 19:20 编辑

如果amd放开pbo2的200mhz的上限的话  PPT锁170W  只加单核心频率就行了  最揪心的就是 频率看似上去了真是效能上不去比如5.15G的5600X 象棋单核心才4700不到cpuz 到不了700分
引用 pphiuyt 2022-9-28 11:29
本帖最后由 pphiuyt 于 2022-9-28 11:42 编辑

我以为FCLK就是内存控制器(SOC_NB)  zen4分离了?

总结: DDR5太贵  调了好几天小参的DDR4用不到了   单核游戏差不太多  多线程137K+32G DDR4更(可)有(能)性价比CPU2700?元 + 内存0元。

引用 604027672 2022-10-1 19:11
一直没弄明白,TDP功耗是啥,PPT功耗是啥?
PPT功耗是PBO的上限吗?
引用 604027672 2022-10-7 18:41
太长了,刚看完,这AMD怎么变套路了?不再是按型号大小设计性能了。

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